Уважаемый посетитель сайта! На нашем сайте вы можете скачать без регистрации книги, тесты, курсовые работы, рефераты, дипломы бесплатно!

Авторизация на сайте

Забыли пароль?
Регистрация нового пользователя

Наименование предмета

Яндекс.Метрика
1. Цель работы
1.1. Ознакомление с методикой тестирования каналов связи телекоммуникационных систем с помощью BER-тестера (Bit-Error-Rate – интенсивность поступления ошибочных битов от объекта проверки; определение дано в международном стандарте ITU-T O.153).
1.2. Разработка логической модели BER-тестера и анализ ее поведения в отсутствие и при наличии моделируемых ошибок в канале связи.
2. Основные сведения о BER-тестерах

2.1. Генераторы псевдослучайных битовых последовательностей

При тестировании каналов связи обычно применяют генераторы псевдослучайных битовых последовательностей. Пример схемы такого генератора приведен на рис. 2.1 [1]. Генератор выполнен на основе кольцевого сдвигового регистра RG с логическим элемен-том Исключающее ИЛИ (XOR) в цепи обратной связи. Если в исходном состоянии в ре-гистре присутствует любой ненулевой код, то под действием синхросигнала CLK этот код будет непрерывно циркулировать в регистре и одновременно видоизменяться. В ка-честве выхода генератора можно также использовать выход любого разряда
регистра.

Рис. 2.1. Обобщенная схема генератора псевдослучайной битовой
последовательности максимальной длины и таблица для выбора
промежуточной точки подключения обратной связи

В общем случае в М-разрядном регистре обратная связь подключается к разрядам с номерами М и N
(М ? N). Приведенная на рис. 2.1 таблица описывает структуру генераторов различной разрядности. Каждый генератор формирует последовательность битов с максимальным периодом повторения, равным 2М – 1. В такой последовательности встречаются все М-разрядные коды, за исключением нулевого. Этот код представляет собой своеобразную “ловушку” для данной схемы: если бы нулевой код появился в регистре, дальнейшая по-следовательность битов была бы также нулевой. Но при нормальной работе генератора попадания в ловушку не происходит. Последовательность максимальной длины обладает следующими свойствами.
1. В полном цикле (2М – 1 тактов) число лог. 1 на единицу больше, чем число лог. 0. Добавочная лог. 1 появляется за счет исключения состояния, при котором в регистре при-сутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления на выходе регистра лог. 0 и лог. 1 практически одинаковы.
2. В полном цикле (2М – 1 тактов) половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий – длину 2, одна восьмая – длину 3 и т. д.
Такими же свойствами обладают и серии из лог. 0 с учетом пропущенного лог. 0. Это говорит о том, что вероятности появления “орлов” и “решек” не зависят от исходов предыдущих “подбрасываний”. Поэтому вероятность того, что серия из последователь-ных лог. 1 или лог. 0 закончится при следующем подбрасывании, равна 1/2 вопреки обывательскому пониманию “закона о среднем”.
3. Если последовательность полного цикла (2М – 1 тактов) сравнивать с этой же по-следовательностью, но циклически сдвинутой на любое число тактов W (W не является нулем или числом, кратным 2М – 1), то число несовпадений будет на единицу больше, чем число совпадений.
Идею тестирования канала связи с помощью прогона через него псевдослучайных битовых последовательностей удобно рассмотреть на примере использования пары устройств – скремблера и дескремблера.

2.2. Скремблер – дескремблер с неизолированными генераторами
псевдослучайных битовых последовательностей

Скремблер (шифратор) и дескремблер (дешифратор) подключаются к противополож-ным сторонам канала связи, как показано на рис. 2.2. Скремблер и дескремблер выполне-ны на основе рассмотренных генераторов псевдослучайных битовых последовательно-стей. Оба генератора имеют одинаковую разрядность и однотипную структуру обратных связей. Все процессы, протекающие в системе передачи данных, синхронизируются от тактового генератора (на рисунке не показан). Этот генератор размещен на передающей стороне системы и может принадлежать источнику данных либо скремблеру. В каждом такте на вход скремблера подается очередной бит передаваемых данных SD, а в сдвиго-вом регистре RG1 накопленный код продвигается вправо на один разряд.

Рис. 2.2. Система передачи данных, в которой скремблер и дескремблер содержат неизолированные
генераторы псевдослучайных битовых последовательностей
Если предположить, что источник данных посылает в скремблер длинную последова-тельность лог. 0, то элемент XOR1 можно рассматривать как повторитель сигнала Y1 с выхода элемента XOR2. В этой ситуации регистр RG1 замкнут в кольцо и генерирует точно такую же псевдослучайную последовательность битов, как и в рассмотренной ра-нее схеме (см. рис. 2.1). Если от источника данных поступает произвольная битовая по-следовательность, то она взаимодействует с последовательностью битов с выхода элемен-та XOR2. В результате формируется новая (скремблированная) последовательность битов SCRD, по структуре близкая случайной. Эта последовательность, в свою очередь, про-двигается по регистру RG1, формирует поток битов на выходе элемента XOR2 и т. д.
Скремблированная последовательность битов SCRD передается по линии (каналу связи) и поступает в дескремблер. С помощью генератора с фазовой автоподстройкой ча-стоты (этот генератор на рисунке не показан) из входного сигнала выделяется тактовый сигнал. Под управлением тактового сигнала биты SCRD продвигаются в регистре RG2, а в приемник данных поступают дескремблированные данные RD.
Потоки данных RD и SD совпадают с точностью до задержки передачи по линии. Действительно, в установившемся режиме в сдвиговых регистрах RG1 и RG2 присут-ствуют одинаковые коды, так как на входы этих регистров поданы одни и те же данные SCRD, а тактовая частота, по сути, общая. Поэтому Y2 = Y1, и, с учетом этого,
RD = SCRD ? Y2 = SD ? Y1 ? Y2 = SD ? Y1 ? Y1 = SD ? 0 = SD.
Рассмотренная система передачи данных не требует применения какой-либо специ-альной процедуры начальной синхронизации. После заполнения сдвигового регистра RG2, как было показано, генераторы псевдослучайных битовых последовательностей ра-ботают синхронно (их состояния всегда одинаковы). При появлении одиночной ошибки в линии синхронизация временно нарушается, но затем автоматически восстанавливает-ся, как только правильные данные вновь заполнят регистр RG2. Однако в процессе про-движения ошибочного бита по сдвиговому регистру RG2, а именно, в периоды его по-падания сначала на первый, а затем на второй вход элемента XOR3 сигнал Y2 дважды принимает неправильное значение. Это приводит к размножению одиночной ошибки – она впервые появляется в сигнале RD в момент поступления из линии и затем возникает еще два раза при последующем двукратном искажении сигнала Y.
При тестировании линии источник данных выдает постоянный нулевой сигнал
SD = 0. Скремблер генерирует псевдослучайную последовательность битов. Дескремблер восстанавливает прообраз принятого псевдослучайного сигнала. При отсутствии ошибок передачи в приемник данных поступает постоянный нулевой сигнал RD = 0. Обнаруже-ние пачки из трех импульсов (из-за размножения ошибки в регистре RG2) расценивается приемником данных как одиночная ошибка передачи данных по линии связи.

2.3. Вариант практической реализации тестера – объект моделирования

Как показано на рис. 2.3, для тестирования цепей передачи синхросигналов RxC и данных RхD канала связи между устройствами DTE и DCE использованы генератор и анализатор псевдослучайных последовательностей битов. По существу, генератор и ана-лизатор представляют собой рассмотренные ранее скремблер и дескремблер, причем скремблируется сигнал “Постоянный нуль”, т. е. последовательность нулевых битов
(SD = 0, см. рис. 2.2). В отсутствие ошибок передачи сигналов RxC и RxD сигнал на выходе триггера TT также должен быть нулевым.
Для имитации помех в канале связи использованы генераторы G2 и G3. Генератор G2 в определенном такте (тактах) формирует сигнал лог. 1. Этот сигнал воздействует на логический элемент Исключающее ИЛИ, в результате элемент временно переводится в режим инвертирования передаваемого через него бита (битов) данных. Таким образом, вместо истинного нулевого бита передается ложный единичный или наоборот. Для ими-тации канала связи без помех в линии передачи данных на выходе генератора G2 дол-жен постоянно присутствовать сигнал лог. 0.
Аналогично имитируется сигнал помехи, действующей на линию передачи синхро-сигнала. В отсутствие помех на выходе генератора G3 постоянно присутствует сигнал лог. 0. Появление в некотором такте на выходе генератора G3 сигнала лог. 1 приводит к временному искажению синхросетки передаваемых данных, так как при этом теряется один синхроимпульс.


Рис. 2.3. Система контроля передачи данных и синхросигнала между устройствами типа DCE и DTE
В отсутствие ошибок под управлением сигнала RxC с генератора G1 в линию дан-ных RxD из регистра А поступает псевдослучайная последовательность битов (см.
рис. 2.4). Положительные фронты сигнала RxC задают границы битовых интервалов сигнала RxD. Положительные фронты инвертированного сигнала RxC задают смещен-ную на половину такта синхросетку приема данных в регистр В и в D-триггер ТТ. Такты работы генератора псевдослучайной последовательности битов обозначены символами Т1 с соответствующими индексами в скобках (например Т1(L + 4)). Аналогично такты работы анализатора обозначены символами Т2.
В тактах T1(J) … T1(J + 3) состояние регистра А изменяется в такой последова-тельности: S(J), S(J + 1), S(J + 2), S(J + 3). Соответствующие биты выходных данных: D(J), D(J + 1), D(J + 2), D(J + 3). Как отмечалось при описании системы “скремблер – дескремблер”, в установившемся режиме при отсутствии ошибок содержимое передаю-щего и приемного регистров (в данном случае, регистров А и В) одинаково. Поэтому, как показано на временных диаграммах, коды в регистре В совпадают с кодами в реги-стре А с учетом взаимного смещения синхросеток на половину такта.







Рис. 2.4. Вре-мен-ные диа-граммы пере-дачи и при-ема те-сто-вых бито-вых по-сле-дова-тель-но-стей


Интересно отметить, что код в приемном регистре (В) формируется на половину так-та раньше, чем тот же код в передающем регистре (А)! Такое поведение анализатора мож-но рассматривать как предсказание очередного правильного бита (0 или 1) в ожидании его поступления по линии RxD. Как следует из временных диаграмм, в отсутствие оши-бок предсказания полностью оправдываются. Это проявляется в том, что сигнал Z на входе данных D-триггера принимает устойчивое нулевое значение в моменты записи, поэтому триггер остается в состоянии лог. 0.
Предположим, что в такте Т1(J + 4) в результате воздействия на линию RxD им-пульса помехи передаваемый бит исказился: вместо истинного лог. 0 передается ложная лог. 1 или наоборот. В этой ситуации во второй половине такта Т2(J + 4) обнаруживает-ся несоответствие предсказанного и фактически принятого битов (сигнал Z принимает стабильное значение, равное лог. 1). Поэтому в следующем такте Т2(J + 5) триггер пере-ходит в состояние лог. 1. Таким образом, первое проявление ошибки зафиксировано с за-держкой в половину такта после ее возникновения в линии.
Начиная с такта Т1(J + 5) по линии RxD вновь передаются правильные биты. Срав-нение предсказанных и фактически принятых битов вновь дают положительные резуль-таты, но ранее принятый в регистр В ошибочный бит начинает продвижение к разряду N. Код в регистре В искажен (что отражено на диаграмме символами “ERR”), но иска-жения пока внешне не проявляются.
В такте Т2(К + 2) ошибочный бит попадает в разряд N. Вследствие этого происхо-дит неправильное предсказание ожидаемого бита, т. е. во второй половине такта предска-занный бит Y противоположен правильному биту D(K + 2), полученному по линии RxD. Поэтому триггер повторно регистрирует ошибку. После этого ошибочный бит про-должает продвижение по регистру В в направлении разряда М. В такте T2(L + 1) оши-бочный бит достигает разряда М. Неправильное предсказание повторяется, триггер в третий раз регистрирует ошибку. После этого ошибочный бит выталкивается из сдвиго-вого регистра В и, следовательно, более не влияет на работу системы контроля. Таким образом, одиночная ошибка в линии приводит к формированию пачки из трех импульсов на выходе триггера.
3. Формулировка задания

3.1. Изучите работу схемы, приведенной на рис. 2.3.
3.2. Изучите предложенную Вам версию системы моделирования.
3.3. Разработайте модель схемы, приведенной на рис. 2.3. Параметры схемы опреде-ляются вариантом задания в соответствии с табл. 3.1. Моделирование выполняется на уровне gate level.
3.4. Протестируйте модель в условиях выключенных и включенных генераторов по-мех. Число и положение импульсов помех определяются вариантом задания в соответ-ствии с табл. 3.1. Глубина тестирования – 1000 тактов. Начальное состояние регистра А – произвольное, но не нулевое.
3.5. Распечатайте временные диаграммы сигналов на начальном этапе работы систе-мы передачи данных (в течение первых 20 – 40 тактов). Убедитесь в правильности этих диаграмм.
3.6. Распечатайте временные диаграммы сигналов на этапе обработки импульсов по-мех (вплоть до выхода ошибочного бита за пределы регистра В с запасом в несколько тактов). Убедитесь в правильности этих диаграмм.
3.7. Подготовьте пояснительную записку и файлы моделей в двух вариантах: элек-тронном (помещается в архив локальной сети кафедры ТКС) и обычном – в виде распе-чатки.

В табл. 3.1. приняты следующие обозначения:
№ п/п – порядковый номер варианта курсового проекта;
М – разрядность регистра А(В), см. рис. 2.1;
N – номер разряда, к которому подключается цепь обратной связи, см. рис. 2.1;
T(DATA) – номера тактов, считая от нулевого, в которых генерируется помеха в ли-нии передачи данных, см. рис. 2.3;
T(SYNC) – номера тактов, считая от нулевого, в которых генерируется помеха в ли-нии передачи синхросигнала, см. рис. 2.3.






Таблица 3.1.
Параметры моделирования системы передачи данных
№ п/п М N T(DATA) T(SYNC)
1 39 35 756, 759 759, 989
2 36 25 41, 126 41, 42, 43,44
3 35 33 88, 89, 90 860 –867
4 33 20 903–915 34, 44, 54
5 31 28 56, 65 – 69 68, 895
6 29 27 55, 57, 59, 67 757 – 763
7 28 25 85, 847 85, 88, 93
8 25 22 49 – 54 51 – 56, 129
9 7 6 47, 61 84, 99 – 105
10 9 5 55, 78, 88 80, 90
11 10 7 759, 989 55, 57, 59, 67
12 11 9 41, 42, 43,44 85, 847
13 15 14 860 –867 49 – 54
14 17 14 34, 44, 54 47, 61
15 18 11 68, 895 55, 78, 88
16 20 17 757 – 763 85, 847
17 21 19 759, 989 49 – 54
18 22 21 41, 42, 43,44 47, 61
19 23 18 860 –867 55, 78, 88
20 36 25 34, 44, 54 759, 989
21 35 33 68, 895 41, 42, 43,44
22 33 20 757 – 763 860 –867
23 31 28 85, 88, 93 34, 44, 54
24 21 19 51 – 56, 129 68, 895
25 22 21 41, 42, 43,44 757 – 763
26 23 18 860 –867 85, 88, 93
27 36 25 34, 44, 54 51 – 56, 129
28 35 33 759, 989 756, 759
29 31 28 41, 42, 43,44 41, 126
30 29 27 860 –867 88, 89, 90
31 28 25 34, 44, 54 903–915
32 25 22 68, 895 56, 65 – 69
33 7 6 757 – 763 55, 57, 59, 67
34 9 5 85, 88, 93 85, 847
35 10 7 51 – 56, 129 49 – 54
36 11 9 84, 99 – 105 47, 61
37 15 14 80, 90 55, 78, 88
38 25 22 55, 57, 59, 67 759, 989
39 7 6 85, 847 41, 42, 43,44
40 9 5 49 – 54 860 –867
41 10 7 47, 61 34, 44, 54
42 11 9 55, 78, 88 68, 895
43 15 14 85, 847 757 – 763
44 17 14 49 – 54 759, 989
45 18 11 47, 61 41, 42, 43,44
46 25 22 55, 78, 88 860 –867
47 7 6 759, 989 34, 44, 54
48 9 5 41, 42, 43,44 68, 895
49 10 7 860 –867 757 – 763
50 11 9 34, 44, 54 85, 88, 93
51 15 14 68, 895 51 – 56, 129
52 17 14 757 – 763 41, 42, 43,44
53 18 11 85, 88, 93 860 –867
355 54 28 25 51 – 56, 129 34, 44, 54
55 25 22 41, 42, 43,44 759, 989
56 7 6 860 –867 41, 42, 43,44
57 9 5 34, 44, 54 860 –867
58 10 7 68, 895 34, 44, 54
59 11 9 34, 44, 54 35, 46, 56
60 15 14 759, 989 68, 895
61 17 14 41, 42, 43,44 757 – 763
62 18 11 860 –867 85, 88, 93
63 20 17 34, 44, 54 51 – 56, 129
64 21 19 68, 895 41, 42, 43,44
65 22 21 757 – 763 860 –867
66 23 18 85, 88, 93 34, 44, 54
67 36 25 51 – 56, 129 759, 989
68 35 33 84, 99 – 105 34, 44, 54
69 33 20 80, 90 68, 895
70 31 28 55, 57, 59, 67 757 – 763
71 21 19 85, 847 85, 88, 93
72 22 21 49 – 54 51 – 56, 129
73 23 18 85, 88, 93 41, 42, 43,44
74 36 25 51 – 56, 129 860 –867
75 35 33 41, 42, 43,44 34, 44, 54
76 31 28 860 –867 68, 895
77 29 27 34, 44, 54 34, 44, 54
78 28 25 759, 989 759, 989
79 25 22 34, 44, 54 41, 42, 43,44
80 7 6 68, 895 860 –867










4. Рекомендации по построению модели

4.1. Подготовка схемы к моделированию
Прежде чем начать моделирование схемы, следует представить ее в терминах систе-мы Verilog HDL. Для этого нужно выделить в схеме функционально-законченные модули
(module), обозначить регистры (reg), провода (wire), входы, выходы (input, output) и т. п.
На рис. 4.1 представлен результат подготовки рассмотренной ранее схемы (см.
рис. 2.3) к моделированию. Отметим, что для упрощения примера в явном виде модели-руются не все элементы схемы, а только ее регистры. Это означает, что вместо требуемого в техническом задании gate-уровня проектирования применен более высокий RTL-уровень (Register Transfer Level). В результате, например, вместо обозначения в явном ви-де элементов Исключающее ИЛИ в модели использованы их “формульные” эквивален-ты. Это несколько увеличивает дистанцию между моделью и ее реальным прототипом, так как формульный эквивалент не учитывает задержку срабатывания соответствующего логического элемента или группы элементов. В примере нет также явных моделей усили-телей, инвертора, триггера. Поэтому в Вашем курсовом проекте следует разработать бо-лее подробную модель, в полной мере соответствующую gate-уровню.
Схема (рис. 4.1) представлена четырьмя модулями. Первый модуль (module ber_tester) описывает структуру устройства в целом. Остальные модули (module DCE, module Line, module DTE) описывают структуру соответствующих составных частей устройства. Для удобства составления модели введены два “фиктивных” D-триггера (показаны на рисун-ке штриховыми линиями), хотя возможны и иные решения.
Далее приведены примеры реализации четырех упомянутых модулей. Каждый из них традиционно оформлен в виде отдельного файла. При компоновке проекта эти файлы со-бираются в одну группу и “исполняются” после выполнения Вами цепи команд экранно-го меню: Project ? New ? <имя нового проекта> ? Add (добавить в проект четыре файла – описания четырех модулей) ? OK ? GO (провести моделирование)). При успешном выполнении моделирования следует вывести на экран временные диаграммы, желательно в такой же последовательности, как на рис. 4.2, а именно:






timing – пронумерованная в десятичном виде последовательность тактов, т. е. перио дов сигнала от генератора G1 (рис. 4.1);
RxCgood – синхросигнал без ошибок;
RxDgood, – данные без ошибок;
A[1:M] – шестнадцатиричный код в М-разрядном регистре А;
errRxC – импульс (импульсы) ошибок сигнала RxC;
errRxD – импульс (импульсы) ошибок сигнала RxD;
RxCbad – синхросигнал с ошибкой (ошибками);
RxDbad – данные с ошибкой (ошибками);
B[1:M] – шестнадцатиричный код в М-разрядном регистре В;
D_input_TT – сигнал на входе D-триггера модуля DTE;
ERROR – выходной сигнал (Ошибка) BER-тестера.

Рис. 4.1. Схема BER-тестера с обозначениями в терминах системы Verilog HDL для моделирования на уровне RTL
4.2. Пример построения RTL-модели BER-тестера на языке системы Verilog HDL

4.2.1. Файл BER-main_module.v

//Главный модуль (верхний уровень иерархии модулей)
module ber_tester (ERROR); // ber_tester - наименование модуля,
// в скобках заключен перечень выходов
// и входов (входов нет, имеется один выход)
output ERROR; // дается определение ERROR как выхода (а не вхо-да)
wire RxDgood, RxCgood, RxDbad, RxCbad; // список проводов главного моду-ля
DTE DTE1(ERROR, RxCbad, RxDbad); // Структурная модель BER-тестера
Line Line1 (RxCbad, RxDbad, RxCgood, RxDgood); // на основе трех модулей:
DCE DCE1(RxCgood, RxDgood); // DTE, Line и DCE (DTE1, Line1 и //DCE1)
endmodule // стандартное оформление конца модуля

4.2.2. Файл BER-DTE_module.v

module DTE(out1, in1, in2); // Наименование модуля, список выходов и входов
input in1, in2; // Входы
output out1; // Выход
parameter M=5, N=3; // М - длина регистра, N - точка подключения
// обратной связи. Возможные сочетания М и N:
// 3 2, 4 3, 5 3, 6 5, 7 6, 9 5, 10 7, 11 9, 15 14, 17 14,
// 18 11, 20 17, 21 19, 22 21, 23 18, 25 22, 28 25, 29 27,
// 31 28, 33 20, 35 33, 36 25, 39 35
reg [1:M] B; // Описание М-разрядного регистра В
reg TT; // Описание D-триггера как одноразрядного регистра
wire D_input_TT; // Описание провода

assign out1 = TT, // Утверждается, что состояние выхода out1
// отображает состояние D-триггера

D_input_TT = B[N] ^ B[M] ^ in2; // Утверждается, что состояние провода
// D_input_TT определяется суммированием
// по модулю два трех переменных: B[N], // B[M] и in2

always begin: analyzer // BER-анализатор работает "всегда" следующим образом:
@(negedge in1) begin: prediction_and_check // по отрицательному фронту сигнала in1
TT = B[N] ^ B[M] ^ in2; // обновляется состояние триггера ТТ,
B = B >> 1; // код в регистре В сдвигается вправо на
// один разряд,
B[1] = in2; // после этого в освободившийся разряд В[1]
// помещается бит с входа in2
end // Окончание действий, вызванных отрицательным фронтом
// сигнала in1
end // Окончание конструкции "always"
endmodule

4.2.3. Файл BER-Line_module.v

module Line (out20, out10, in20, in10); // Наименование модуля, список выходов и входов
input in20, in10; // Входы
output out20, out10; // Выходы
reg errRxD, g3, errRxC; // Описание одноразрядных регистров
integer count, timing; // Описание абстрактных целочисленных переменных
initial count = 0; // Установка начального значения переменной
initial errRxD=0; // Установка начального состояния регистра
initial g3=0; // Установка начального состояния регистра

assign out10 = in10 ^errRxD; // Сигнал на выходе out10 формируется суммированием
// по модулю два сигналов in10 и errRxD

assign out20 = in20 ^errRxC; // Сигнал на выходе out20 формируется суммировани-ем
// по модулю два сигналов in20 и errRxC

// "Всегда" по положительному фронту сигнала на входе in20:
always @(posedge in20) begin: ticking // Прибавляется единица к счетчикам тактов (такт -
count = count + 1; // период сигнала в проводе RxCgood);
timing = count - 1; // timing отстает от count на единицу
errRxC = g3; // перепись бита из регистра g3 в регистр errRxC
end

// "Всегда" с задержкой на 20 элементарных единиц времени, т. е. на один такт,
// проверяется, нужно ли формировать ошибку в линии RxD
always #20 if
((count == 39) // Положения ошибок в линии RxD (задаются согласно
|(count == 60) // выбранному варианту задания на курсовой проект)
|(count == 70)
|(count == 40)
|(count == 40)
|(count == 40)
|(count == 310)
|(count == 120)
|(count == 160)
|(count == 130))
begin
errRxD = 1; // ошибку формировать нужно
end
else
begin
errRxD = 0; // ошибку формировать не нужно
end

// "Всегда" с задержкой на 20 элементарных единиц времени, т. е. на один такт,
// проверяется, нужно ли формировать ошибку в линии RxC
always #20 if
((count == 9) // Положения ошибок в линии RxC (задаются согласно
|(count == 40) // выбранному варианту задания на курсовой проект)
|(count == 700)
|(count == 940)
|(count == 400)
|(count == 126)
|(count == 127)
|(count == 128)
|(count == 129)
|(count == 130))
begin
g3 = 1; // ошибку формировать нужно
end
else
begin
g3 = 0; // ошибку формировать не нужно
end
endmodule


4.2.4. Файл BER-DCE_module.v

module DCE (out40, out30); // Наименование модуля, список выходов и входов (входов // нет)
output out40, out30; // Выходы
reg g1; // Описание одноразрядного регистра g1

parameter M=5, N=3; // М - длина регистра, N - точка подключения
// обратной связи. Возможные сочетания М и N:
// 3 2, 4 3, 5 3, 6 5, 7 6, 9 5, 10 7, 11 9, 15 14, 17 14,
// 18 11, 20 17, 21 19, 22 21, 23 18, 25 22, 28 25, 29 27,
// 31 28, 33 20, 35 33, 36 25, 39 35

reg [1:M] A; // Описание М-разрядного регистра A
reg temp; // Описание одноразрядного регистра temp
initial A = 1; // Начальная установка регистра А
assign out30 = A[N] ^ A[M], out40 = g1; // Описание поведения выходов модуля

initial begin: stopper // Остановить процесс моделирования
#20040; $stop; // по истечении 2040 элементарных единиц
end // времени (один такт = 20 единицам времени)

always begin: RxC_generator // тактовый генератор:
#10 g1 = 0; // длительность паузы = 10 единицам времени
#10 g1 = 1; // длительность импульса = 10 единицам времени
end

always begin: pseudorandom_RxD // Генератор псевдослучайной последовательности би-тов
@(posedge g1) // По положительному фронту сигнала с регистра g1:
temp = A[N] ^ A[M]; // сохранение старого значения суммы по модулю два A[N] и A[M],
A = A >> 1; // сдвиг кода в регистре А на один разряд вправо,
A[1] = temp; // запись в первый разряд регистра А содержимого регистра temp
end
endmodule




Тэги: ber-тестер, verilog hdl



x

Уважаемый посетитель сайта!

Огромная просьба - все работы, опубликованные на сайте, использовать только в личных целях. Размещать материалы с этого сайта на других сайтах запрещено. База данных коллекции рефератов защищена международным законодательством об авторском праве и смежных правах. Эта и другие работы, размещенные на сайте allinfobest.biz доступны для скачивания абсолютно бесплатно. Также будем благодарны за пополнение коллекции вашими работами.

В целях борьбы с ботами каждая работа заархивирована в rar архив. Пароль к архиву указан ниже. Благодарим за понимание.

Пароль к архиву: 4R3534

Я согласен с условиями использования сайта